Вопросы с тегом: теория дискретных устройств

Вопросы
conner.rogahn
Новичок
 Для приведенного текстового описания на языке Verilog приведите синтезированную структуру module rg_ex9 (d, clk, q) ; input d; input clk; output q reg [3:0) tmp; always @ ( posedge clk ) tmp <= (tmp[2:0], d) : assign q = tmp [3] ; endmoduleДругие предметыКолледжВерификация и синтез цифровых систем на языке Verilog
 46
 Посмотреть ответы 
njohns
Новичок
 Для приведенного текстового описания на языке Verilog приведите синтезируемую структуру (включая входы управления регистра) module labT (clk, ena, aclr, d, q); input clk, ena, aclr; input [7:0] d; output reg [7:0] q; always @(posedge clk or negedge...Другие предметыКолледжСинтез цифровых схем
 11
 Посмотреть ответы 
ddenesik
Новичок
 Для приведенного текстового описания на языке Verilog приведите синтезируемую структуру module labT ( input d, clk, sclr, output reg q ); always @(posedge clk) begin if (sclr) q <= 1'b0; else q <= d; end endmoduleДругие предметыКолледжСинтез цифровых устройств на языке Verilog
 21
 Посмотреть ответы 
wlegros
Новичок
 Определите по фрагменту текстового описания чему будут равны a и b после выполнения процедурного блока initial begin a = 1’b0; //Assgnmnt0 b = 1’b1; //Assgnmnt1 a = b; //Assgnmnt2 b = a; //Assgnmnt3 endДругие предметыКолледжПроцедурное программирование в Verilog
 25
 Посмотреть ответы 
pharber
Новичок
 Определите по фрагменту текстового описания чему будут равны a и b после выполнения процедурного блока initial begin a = 1’b0; //Assgnmnt0 b = 1’b1; //Assgnmnt1 a <= b; //Assgnmnt2 b <= a; //Assgnmnt3 endДругие предметыКолледжСинтаксис и семантика языков описания аппаратуры (HDL)
 34
 Посмотреть ответы 
katrina.gulgowski
Новичок
 По заданному текстовому описанию на языке Verilog определите, что будет на выходах rez_ra и rezll если на вход подать значение 7’b10000001 . module labT (a_in, rez_ra, rez_ll); input [7:0] a_in; output [7:0] rez_ra, rez_ll; assign rez_ra = a_in >...Другие предметыКолледжСистемы счисления и логические операции в Verilog
 28
 Посмотреть ответы 
angel19
Новичок
 Чему будут раны значения c, d, e в приведенном текстовом описании? module ex8_and ( c, d, e ): output (7:01 c, d, e; wire [5:0] а = 6'b100101; wirel (3:0] b = 4'b1111: assian c = at b assion ds a t do: assign e = a 66 b; endmoduleДругие предметыКолледжМодели и описание логических схем
 41
 Посмотреть ответы 
lind.abel
Новичок
 Для приведенного текстового описания нарисуйте синтезируемую структуру module labT (a_in, b_in, exp_and ); input [2:0] a_in, b_in; output exp_and; assign exp_and = ^a_in && (a_in | b_in); endmoduleДругие предметыУниверситетСинтез цифровых схем
 23
 Посмотреть ответы 
german99
Новичок
 Для приведенного текстового описания нарисуйте синтезируемую структуру module ex8 (a_in, rez_not ); input [3:0] a_in; output rez_not; assign rez_not = ! a_in; endmoduleДругие предметыУниверситетСинтез цифровых схем
 24
 Посмотреть ответы 
nia53
Новичок
 Имеются ли значения a_in в приведенном текстовом описании, при которых выход rez = 2’b10 ? Если ответ – да, то приведите это (эти) значения. module ex10 (a_in, rez ); input [3:0] a_in; output [1:0] rez; assign rez = ({2{a_in}}== 8'b10011001)? 2'b10:...Другие предметыКолледжКомбинационные логические схемы
 29
 Посмотреть ответы 
Назад
1
2
3
Вперед

Портал edu4cash: Что это и как работает?.

Как быстро получить ответ от ИИ.

Как задонатить в Roblox в России в 2024 году.

Обновления на edu4cash – новые награды, улучшенная модерация и эксклюзивные возможности для VIP!.

Вопросы