Вопросы с тегом: цифровая логика

Вопросы
schuyler75
Новичок
 Рассчитать операцию И значений 101 и 010: 111 000  101010 Другие предметыУниверситетЛогические операцииНовый
 46
 Ответить 
angelica86
Новичок
 Схема, представленная на рисунке, реализует логическую функцию… ИНЕИЛИИ-НЕДругие предметыКолледжЛогические схемы и функции
 38
 Посмотреть ответы 
ritchie.shawna
Новичок
 Какое состояние имеет выход 6 трехвходового дешифратора, если состояние его входов равно 101? 01информации для определения состояния данного выхода недостаточноДругие предметыКолледжДешифраторы
 39
 Посмотреть ответы 
yundt.lynn
Новичок
 При каком состоянии входов запоминающая ячейка, реализованная на элементах "И-НЕ", установится в состояние "1"? S=1, R=1S=0, R=1S=0, R=0S=1, R=0Другие предметыКолледжЗапоминающие устройства
 46
 Посмотреть ответы 
grimes.brisa
Новичок
 Какое состояние имеет выход 7 трехвходового дешифратора с инверсными выходами, если состояние его входов равно 101? информации для определения состояния данного выхода недостаточно01Другие предметыКолледжДешифраторы и кодеры
 49
 Посмотреть ответы 
lind.abel
Новичок
 Какое состояние имеют входы четырехвходового шифратора, если состояние его выходов равно 11? 0100001010000000Другие предметыУниверситетШифраторы и декодеры
 25
 Посмотреть ответы 
hayes.rogelio
Новичок
 Для текстового описания, приведенного ниже нарисуйте синтезированную структуру (интерфейс модуля half_adder: half_adder( output co, sum, input a, b);) module full _adder ( output fco, fsum, input cin, a, b wire cl, s1, c2; half_adder ul (cl, s1, a...Другие предметыУниверситетСинтез цифровых схем
 43
 Посмотреть ответы 
swalker
Новичок
 На языке Verilog создайте описание реверсивного N разрядного двоичного счетчика с параллельной загрузкой Другие предметыУниверситетПроектирование цифровых схем на языке Verilog
 19
 Посмотреть ответы 
njohns
Новичок
 Для приведенного текстового описания на языке Verilog приведите синтезируемую структуру (включая входы управления регистра) module labT (clk, ena, aclr, d, q); input clk, ena, aclr; input [7:0] d; output reg [7:0] q; always @(posedge clk or negedge...Другие предметыКолледжСинтез цифровых схем
 11
 Посмотреть ответы 
block.kirk
Новичок
 По заданному текстовому описанию на языке Verilog нарисуйте синтезированную структуру module ex4 (a_in, res_exp); input [ 7:0] a_in; output [31:0] res_exp; assign res_exp = a_in ** 3; endmoduleДругие предметыКолледжСинтез цифровых устройств на языке Verilog
 40
 Посмотреть ответы 
Назад
1
2
3
4
5
6
Вперед

Портал edu4cash: Что это и как работает?.

Как быстро получить ответ от ИИ.

Как задонатить в Roblox в России в 2024 году.

Обновления на edu4cash – новые награды, улучшенная модерация и эксклюзивные возможности для VIP!.

Вопросы