gif
Портал edu4cash: Что это и как работает?.
gif
Как быстро получить ответ от ИИ.
gif
Как задонатить в Roblox в России в 2024 году.
gif
Обновления на edu4cash – новые награды, улучшенная модерация и эксклюзивные возможности для VIP!.
  • Задать вопрос
  • Назад
  • Главная страница
  • Вопросы
  • Предметы
    • Русский язык
    • Литература
    • Математика
    • Алгебра
    • Геометрия
    • Вероятность и статистика
    • Информатика
    • Окружающий мир
    • География
    • Биология
    • Физика
    • Химия
    • Обществознание
    • История
    • Английский язык
    • Астрономия
    • Физкультура и спорт
    • Психология
    • ОБЖ
    • Немецкий язык
    • Французский язык
    • Право
    • Экономика
    • Другие предметы
    • Музыка
  • Темы
  • Банк
  • Магазин
  • Задания
  • Блог
  • Топ пользователей
  • Контакты
  • VIP статус
  • Пригласи друга
  • Донат
  1. edu4cash
  2. Вопросы
  3. цифровая логика
  4. 2 страница
Задать вопрос
  • Предметы
  • Русский язык
  • Литература
  • Математика
  • Алгебра
  • Геометрия
  • Вероятность и статистика
  • Информатика
  • Окружающий мир
  • География
  • Биология
  • Физика
  • Химия
  • Обществознание
  • История
  • Английский язык
  • Астрономия
  • Физкультура и спорт
  • Психология
  • ОБЖ
  • Немецкий язык
  • Французский язык
  • Право
  • Экономика
  • Другие предметы
  • Музыка

  • Класс
  • 1 класс
  • 2 класс
  • 3 класс
  • 4 класс
  • 5 класс
  • 6 класс
  • 7 класс
  • 8 класс
  • 9 класс
  • 10 класс
  • 11 класс
  • Колледж
  • Университет

Вопросы

  • lind.abel

    lind.abel

    Новичок

    Для приведенного текстового описания нарисуйте синтезируемую структуру module labT (a_in, b_in, exp_and ); input [2:0] a_in, b_in; output exp_and; assign exp_and = ^a_in && (a_in | b_in); endmodule Другие предметы Университет Синтез цифровых схем
    23
    Посмотреть ответы
  • bernie.dickinson

    bernie.dickinson

    Новичок

    Для приведенного текстового описания нарисуйте синтезируемую структуру module labT (a_in, b_in, rez_and ); input [2:0] a_in, b_in; output rez_and; assign rez_and = a_in && b_in; endmodule Другие предметы Университет Синтез цифровых логических устройств
    47
    Посмотреть ответы
  • nia53

    nia53

    Новичок

    Имеются ли значения a_in в приведенном текстовом описании, при которых выход rez = 2’b10 ? Если ответ – да, то приведите это (эти) значения. module ex10 (a_in, rez ); input [3:0] a_in; output [1:0] rez; assign rez = ({2{a_in}}== 8'b10011001)? 2'b10:... Другие предметы Колледж Комбинационные логические схемы
    29
    Посмотреть ответы
  • jesse.dibbert

    jesse.dibbert

    Новичок

    Для приведенного текстового описания нарисуйте синтезируемую структуру module exs(a, b, c, d); input (1:0] a, b; output [1:01 c; output (1:0] d; wire [1:0] mem [3:0]; assign mem [3] = a; assign mem[2] = b; assign d[1] = mem [3] [1]; assign d[0]... Другие предметы Колледж Синтез цифровых устройств
    15
    Посмотреть ответы
  • rhett.volkman

    rhett.volkman

    Новичок

    Для приведенного текстового описания нарисуйте синтезируемую структуру module ex3(a, d); input [3:0] a; output (4:0] d; assign d[3-: 4] = a; assign d[4-:1] =а [3+:11] ; endmodule Другие предметы Колледж Синтез цифровых устройств
    17
    Посмотреть ответы
  • fkoepp

    fkoepp

    Новичок

    Являются ли оба приведенных текстовых описаний на языке Verilog правильными? Если имеется хотя бы одно правильное описание - нарисуйте синтезируемую структуру. module ex2 (a, b, x); input a, b; output X; wire temp; assign temp = a; assign temp =... Другие предметы Университет Верификация и синтез цифровых схем на языке Verilog
    42
    Посмотреть ответы
  • emilie71

    emilie71

    Новичок

    Как при сложении в МОК определяется признак переполнения?Если знаковые разряды результата имеют разные значения.Если знаковые разряды результата имеют значение 11.Если знаковые разряды результата имеют одинаковые значения. Другие предметы Университет Арифметика в многозначной системе счисления
    42
    Посмотреть ответы
  • elwin33

    elwin33

    Новичок

    Какой логической функции соответствует VHDL-оператор Y<=(A and not B)or(not A and B)ИЛИИсключающее ИЛИИЛИ-НЕ Другие предметы Университет Логические функции и операции в VHDL
    38
    Посмотреть ответы
  • ischinner

    ischinner

    Новичок

    Какое состояние имеет выход 7 трехвходового дешифратора с инверсными выходами, если состояние его входов равно 101? 0 информации для определения состояния данного выхода недостаточно 1 Другие предметы Университет Дешифраторы и кодеры
    47
    Посмотреть ответы
  • noemy.botsford

    noemy.botsford

    Новичок

    1. Программируемая Логическая Матрица это: Одномерный массив ячеек памяти Двумерный массив логических элементов И, ИЛИ, НЕ Двумерный массив логических элементов И, ИЛИ, НЕ и триггеров. Двумерный массив элементов И-НЕ и триггеров Одномерный массив э... Другие предметы Университет Программируемая логика
    23
    Посмотреть ответы
  • Назад
  • 1
  • 2
  • 3
  • 4
  • 5
  • 6
  • Вперед

  • Политика в отношении обработки персональных данных
  • Правила использования сервиса edu4cash
  • Правила использования файлов cookie (куки)

Все права сохранены.
Все названия продуктов, компаний и марок, логотипы и товарные знаки являются собственностью соответствующих владельцев.

Copyright 2024 © edu4cash

Получите 500 балов за регистрацию!
Регистрация через ВКонтакте Регистрация через Google

...
Загрузка...
Войти через ВКонтакте Войти через Google Войти через Telegram
Жалоба

Для отправки жалобы необходимо авторизоваться под своим логином, или отправьте жалобу в свободной форме на e-mail abuse@edu4cash.ru

  • Карма
  • Ответов
  • Вопросов
  • Баллов