Для приведенного текстового описания нарисуйте синтезируемую структуру
module exs(a, b, c, d);
input (1:0] a, b;
output [1:01 c;
output (1:0] d;
wire [1:0] mem [3:0];
assign mem [3] = a;
assign mem[2] = b;
assign d[1] = mem [3] [1];
assign d[0] = mem [21[01;
assign c = mem [3];
endmodule

Другие предметы Колледж Синтез цифровых устройств дискретные устройства синтезируемая структура Verilog колледж цифровая логика схемотехника модули проектирование входные данные выходные данные